四壳壳 在 2019-01-21 23:27:25 上传
说明:利用8to1MUX和4to1MUX实现32to1MUX
开发平台:Verilog | 大小:9KB | 下载0次
大帅946 在 2019-01-21 20:48:45 上传
说明:基于fpga的verilog实现按键消抖
开发平台:VHDL | 大小:1KB | 下载0次
明月心447 在 2019-01-21 17:24:16 上传
说明:基于数字ZYBO板和OpenCV视频库的一套简单的控制系统
开发平台:Vivado | 大小:40KB | 下载0次
明月心447 在 2019-01-21 17:21:27 上传
说明:掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序,熟练FIFO IP核的生成和调用。
开发平台:Verilog | 大小:11KB | 下载0次
明月心447 在 2019-01-21 17:18:13 上传
说明:一个简单的千兆以太网UDP协议的实现,可以实现数据的收发和ARP,实现PC端与FPGA的以太网通信
开发平台:Verilog | 大小:29841KB | 下载0次
明月心447 在 2019-01-21 17:04:03 上传
说明:用FPGA实现CNN算法,实现CNN加速
开发平台:Verilog | 大小:11KB | 下载0次
Zeus_96 在 2019-01-21 12:51:24 上传
说明:Verilog RTL preprocesor
开发平台:Verilog | 大小:21564KB | 下载0次
Zeus_96 在 2019-01-21 12:23:00 上传
说明:CRC Generator for VHDL
开发平台:Verilog | 大小:58KB | 下载0次
苏哲明禁 在 2019-01-21 11:42:12 上传
说明:Verilog的简单存储器,用以充当Slave,不过我水平很菜啊
开发平台:Quartus II | 大小:5KB | 下载0次
不及你说 在 2019-01-19 16:04:24 上传
说明:通过例程,帮助FPGA初学者了解熟悉FPGA,进一步认识Verilog语言。
开发平台:Quartus II | 大小:7921KB | 下载0次
ldh_hu 在 2019-01-19 09:44:14 上传
说明:在FPGA里面实现了多位乘法器的功能,并用modelsim进行了仿真,还对该乘法器进行了优化
开发平台:Verilog | 大小:61KB | 下载0次
cuihai_123 在 2019-01-18 16:52:05 上传
说明:简单的apb i2s接口,verilog代码,包括rtl实现和testbench
开发平台:Verilog | 大小:1KB | 下载1次
回忆突然呼吸 在 2019-01-18 15:54:06 上传
说明:十六进制计数器 包含vhd vwf文件 可用作流水灯进行课程设计
开发平台:VHDL | 大小:1512KB | 下载0次
Jaylie 在 2019-01-18 15:40:24 上传
说明:基于FPGA可以实现高精度的频率测量,精度较高,拥有四种方式实现。
开发平台:Quartus II | 大小:12329KB | 下载0次
Mioyo 在 2019-01-17 18:03:29 上传
说明:毕设自己写的密码锁,输入正确密码后开锁。如果位数或者数字都错的话,密码锁不能开锁
开发平台:VHDL | 大小:33803KB | 下载0次
1039353185 在 2019-01-17 09:13:16 上传
说明:网口通讯,IP、tp协议。利用stm32cube开发
开发平台:MDK | 大小:25491KB | 下载0次
xiaocanghai 在 2019-01-16 18:48:04 上传
说明:xilinx系列fpga设计文档,对常用技巧分析到位,对初学者帮助很大
开发平台:Verilog | 大小:1666KB | 下载0次
xiaocanghai 在 2019-01-16 18:46:22 上传
说明:systemverilog验证常用语言,这是一篇入门文档,对定义有详细分析
开发平台:Verilog | 大小:145KB | 下载0次
CC最爱大萝莉 在 2019-01-16 16:47:07 上传
说明:FPGA核心板EP4CE10F17C8电路原理图
开发平台:VHDL | 大小:8721KB | 下载0次
刘雯哈哈哈 在 2019-01-16 15:53:57 上传
说明:提出了一种LDPC算法,并用VHDL硬件语言描述LDPC的译码器。
开发平台:VHDL | 大小:2KB | 下载0次
黎明星CZ 在 2019-01-16 10:16:35 上传
说明:module Lcd12864(//针对型号为RT12864-S input Sys_Clk, input Rst, output reg LCD_RS, output LCD_RW, output LCD_E, output reg [7:0]LCD_Data // output PSB//串并控制端口,H为并行,L为串行,直接接5v // output LCD_Rst,//液晶的复位端口,低电平有效 //由于端口不够,暂时让其悬空
开发平台:Verilog | 大小:9KB | 下载0次
maddafacca 在 2019-01-16 05:59:37 上传
说明:Pipelined 64-bit VHDL counter
开发平台:VHDL | 大小:6KB | 下载0次
maddafacca 在 2019-01-16 05:56:06 上传
说明:SoCFPGA-GettingStarted-CV-GCC
开发平台:VHDL | 大小:1301KB | 下载0次
maddafacca 在 2019-01-16 05:55:01 上传
说明:FPGA to DDR3 example
开发平台:VHDL | 大小:918KB | 下载0次
maddafacca 在 2019-01-16 05:53:32 上传
说明:Logic Analyzer for FPGA in VHDL
开发平台:VHDL | 大小:260KB | 下载0次
julicole 在 2019-01-15 18:35:24 上传
说明:ssv file for drive testing
开发平台:UNIX | 大小:1639KB | 下载0次
FPGA_VHDL 在 2019-01-15 16:53:28 上传
说明:QPSK_MOD_code source code -> run & simmulation
开发平台:WINDOWS | 大小:11KB | 下载0次
huangjjatr 在 2019-01-15 15:00:09 上传
说明:基于ALINX AX7020硬件平台的USB-OTG通信程序。操作系统采用uCOS III v1.41,基本实现了双向USB2.0 块传输(Bulk Transfer)通信,zynq的PS端接收USB数据并回传至主机。经测试,主机端Window10系统采用libUSBK送体验金的网站时,采用64字节的块时,传输速率可达210Mbps。zynq开发工具为Vivado2015.4,程序包中包含了全部的硬件和软件工程文档。
开发平台:C-C++ | 大小:9736KB | 下载1次
cicighy 在 2019-01-15 14:02:22 上传
说明:搭建uvm验证平台,通用验证平台结构和搭建流程介绍
开发平台:Verilog | 大小:152KB | 下载0次
诗酒剑 在 2019-01-15 12:47:14 上传
说明:CPU检测软件,可以检测本机cpu型号,方便开发人员配置环境。
开发平台:C-C++ | 大小:2720KB | 下载0次
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