Harqan

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Trts_Happy.zip - hamacro,zip Happy Arts Macrorecorder,2018-12-20 08:01:50,下载0次
stjuem.zip - Educational administration system,2018-12-20 07:58:06,下载0次

近期下载
fpu.rar - 使用VHDL语言描述的单精度浮点处理器。源代码来自国外网站。可实现单精度浮点数的加减乘运算。
fpuvhdl_latest.tar.gz - 浮点数运算的FPGA实现,包括仿真文件。
Float_point.rar - 浮点数加/减法器的设计 规格化的浮点数运算器 IEEE标准754 单精度
adder.zip - 能够实现单精度浮点加法运算。输入引脚有:第一运算数,第二运算数,复位信号,时钟信号。输出信号有:运算结果,运算完成标志。
Verilog_add_div_multi_exp.rar - 使用verilog写的32位浮点数加法模块、浮点数乘法模块、浮点数除法模块、浮点数指数模块。指数模块是综合前面三个例化成泰勒级数求指数,迭代次数(可设置)决定了精度。
float_add_module.rar - verilog编写的32位浮点数加法器。Start_Sig 和Done_Sig 是控制信号,作为启动和反馈完成,A 和B 是32 位宽的操作数输入信号,Result 则是32 位宽的输出结果。
floatadd.zip - 浮点数加法器的源代码,实现浮点数的加法功能,浮点数遵循的是IEEE745标准
add(FLP).rar - 一个32位元的浮点数加法器,可将两IEEE 754格式内的值进行相加
floatadd.zip - 32位浮点数加法,使用的语言是verilog。其中包括的是工程中的v文件。
基于VHDL实现单精度浮点数的加-减法运算.rar - vhdl 加法器和减法器 希望对VHDL的同学有参考作用

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